Prefacio 13 Tema 1. Fundamentos y Metodologías de los C.I.’S 17 1. la Evolución de los Circuitos Integrados 17 1.1. el Transistor 17 2. Circuitos Integrados 22 2.1. Resumen Histórico de la Evolución de los C.I.’S 22 2.2. Microchips Analógicos 25 2.3. Tipos y Clasificación D los C.I.’S 28 2.4. Limitaciones de los Circuitos Integrados 29 2.5. Densidad de Integración 31 2.6. Niveles de Abstracción en el Diseño de C.I.’S 33 3. Métrica de Diseño 37 3.1. Coste de C.I.’S 37 3.2. Funcionalidad y Robustez 39 3.3. Prestaciones 43 3.4. Consumo y Potencia 44 4. Metodologías de Diseño de C.I.’S 44 4.1. Introducción 44 4.2. Descripción de los C.I.’S 45 4.3. Clasificación de los Métodos de Diseño 51 4.4. Método Custom 51 4.5. Métodos Basados en Celdas (Cbic) 54 4.5.1. Celdas Estándares 55 4.5.2. Celdas Compiladas 57 4.5.3. Macroceldas 57 4.6. Métodos Basados en Matrices 59 4.6.1. Matrices de Puertas (Gaic) 59 4.6.2. Mar de Puertas (Sgic) 61 4.7. Matrices Preconexionadas 63 4.7.1. Lógica Programable Basada en Matrices 64 4.7.2. Lógica Programable Basada en Celdas 69 4.8. Microcontroladores y Dsp’S 75 4.9. Metodología de Implantación Híbrida 76 5. Proceso de Diseño 78 Anexo 1 82 8 Índice A1.1 Familias Lógicas: Estructuras Ttl, Ecl y Cmos 82 A1.2. Familias Lógicas de Texas Instruments 85 A1.3. Características y Tabla de Puertas y Bloques 86 A1.4. Principales Fabricantes de Ci’S 89 A1.5. Evolución en Tecnologías y Fabricación 90 Anexo 2. Ci’S de Matrices 92 A2.1. Dispositivos Lógicos Programables (Pld’S) 92 A2.1.1. Dispositivos Pal’S y Gal’S 92 A2.1.2. Pla (Programmable Logic Array) 94 A2.2. Programación de los Pld’S 94 A2.2.1. el Proceso de Diseño Lógico con Pld’S 95 A2.2.2. Dispositivo Comercial Pal10h8anc 97 A2.3. Programación de los Prom’S y Eprom’S 98 Bibliografía 1. 100 Tema 2. Circuitos Combinacionales 103 1. Introducción 103 2. Lógica Cmos Estática 104 2.1. Cmos Complementaria 105 2.1.1. Restricciones para Puertas Lógicas Integradas 109 2.1.2. Propiedades de las Puertas Cmos Complementaria 111 2.1.3. Técnicas de Diseño para un Fan-In Grande 114 2.2. Lógica Proporcionada 116 2.2.1. Concepto 116 2.2.2. Pseudo Nmos 119 2.2.3. Construcción con Cargas Más Ideales 123 2.3. Lógica de Transistor de Paso 128 2.3.1. Concepto 128 2.3.2. Puertas de Transmisión 130 2.3.3. Particularidades en el Diseño Lógico Estático con Pts 131 2.3.4. Lógica de Paso con Solo Nmos 135 2.3.5. Lógica Cpl 137 2.4. Optimización del Retraso en Cadenas de Puertas 140 2.4.1. Optimización del Retraso para una Cadena de Inversores 141 2.4.2. Optimización del Retraso para Puertas Complejas 143 3. Diseño Físico de las Puertas Lógicas 143 3.1. Representación Layout 145 3.1.1. Representación Layout de un Inversor 145 3.1.2. Representación Layout de una Puerta Nand o Nor 146 3.2. Layout de Puertas Lógicas Complejas 148 9 Índice 3.3. Guía para el Layout de Puertas Lógicas Cmos 153 3.3.1. Técnicas de Optimización del Layout 154 4. Lógica Cmos Dinámica 154 4.1. Lógica Dinámica 155 4.1.1. Principios Básicos 155 4.1.2. Características Principales 161 4.1.3. Funcionamiento de la Lógica Dinámica 162 4.1.4. Consideraciones de Ruido en el Diseño Dinámico 165 4.1.5. Puertas Dinámicas en Cascada 170 4.2. Lógica Cmos Dominó 171 4.3. Lógica Cvsl Dinámica 174 4.3.1. Lógica Dominó de Múltiples Salidas 175 4.4. Lógica Np Dominó ( Zipper Cmos) 177 5. Consumo en Lógica Cmos 179 5.1. Consumo de Potencia 180 5.1.1. Disipación Estática 180 5.1.2. Disipación Dinámica 181 5.1.3. Azares en los Circuitos Cmos Estáticos 184 5.1.4. Corrientes de Cortocircuito en los Circuitos Cmos Estáticos 185 5.2. Diseño Cmos de Baja Potencia 187 5.3. Producto Consumo-Retraso 194 6. Perspectivas. 195 Anexo 3. Estimación del Retraso. 197 A3.1. Introducción. 197 A3.2. Modelo de Retraso Rc. 198 Anexo 4. Conceptos de Consumo de Potencia. 202 A4.1. Definiciones 202 A4.1.1. Factores de Disipación de Potencia 202 A4.1.2. Factor de Actividad 204 A4.1.3. Tensión 204 A4.1.4. Otros Factores 206 A4.2. Consumo Estático 206 A4.2.1. Fuentes de Consumo Estático 206 A4.2.2. Consumo Puerteado 210 A4.3. Optimización Energía-Retraso 214 A4.3.1. Energía Mínima 214 A4.3.2. Producto Energía-Retraso Mínimo 215 A4.3.3. Energía Mínima Bajo Restricción de Retraso 216 10 Índice A4.4. Arquitecturas de Consumo Bajo 216 A4.4.1. Energía Mínima 216 A4.4.2. Microarquitectura 217 A4.4.3. Paralelismo y Segmentación 217 A4.4.4. Modos de Gestión de la Potencia 218 Bibliografía 2 220 Tema 3. Circuitos Regenerativos 223 1. Introducción 223 2. Elementos Secuenciales Estáticos 224 2.1. Análisis de Biestabilidad 224 2.2. Clasificación de Biestables 226 2.2.1. Biestable Sr 226 2.2.2. Biestables de Nivel Relojeados 229 2.2.3. Flip-Flop Maestro-Esclavo 234 2.2.4. Flip-Flop Disparado por Flanco 236 2.2.5. Circuito de Disparo por Flanco Mediante Retardo de Propagación 240 2.2.6. Circuito de Disparo por Flanco con Acoplo de Ca 241 3. Esquema de Reloj para Circuitos Mos 243 3.1. Métodos de Secuenciación 246 3.2. Distribución y Elección de una Estrategia de Reloj 250 4. Elementos Secuenciales Dinámicos 251 4.1. Factores de Diseño 251 4.2. Flip-Flop C2mos 254 4.3. Lógica Relojeada de una Única Fase (Tspcl) 256 4.4. Otros Flip-Flops 239 4.4.1. Flip-Flop Semidinámico Klass (Sdff) 239 4.4.2. Flip-Flop Diferencial 260 4.5. Circuitos Secuenciales de Bajo Consumo 261 5. Circuitos Secuenciales No-Biestables 262 5.1. el Disparador de Schmitt Cmos 263 5.2. Circuitos Secuenciales Monoestables 267 5.3. Circuitos Secuenciales Astables 272 Anexo 5. Ampliación Sobre Restricciones Temporales 277 A5.1. Métodos de Secuenciación 277 A5.1.1. Mediante Flip-Flops 277 A5.1.2. Mediante Biestables de Nivel 281 Anexo 6. Biestables Bipolares Clásicos 285 A6.1. Biestable Estático Bipolar 285 11 Índice A6.1.1. Biestable Ecl Nor 285 A6.1.2. Biestable Ttl Nand 287 A6.2. Flip-Flop Estático Bipolar 288 A6.2.1. Flip-Flop D en Lógica Ttl 288 Bibliografía 3 292 Tema 4. Memorias Semiconductoras 295 1. Introducción 295 1.1. Organización de la Memoria 298 2. Decodificadores 304 2.1. Decodificadores de Fila 305 2.1.1. Predecodificadores 307 2.2. Decodificador de Columna y de Bloque 309 3. Tipos de Celdas de Memoria 311 3.1. Memorias de Solo Lectura 311 3.1.1. Celdas Rom 311 3.2. Memorias de Lectura-Escritura no Volátil 318 3.2.1. Eprom 319 3.2.2. Eeprom o E2 Prom 320 3.2.3. Flash Eeprom 321 3.3. Memorias de Lectura y Escritura (Ram) 325 3.3.1. Memoria Sram 325 3.3.2. Memoria Dram (Cmos) 331 3.3.2.1 Celda Dram 3-T 332 3.3.2.2. Celda Dram 1-T 333 3.3.2.3. Modo Funcionamiento de una Dram 1-T con Doble Bl 336 3.3.2.4. Fuga de Cargas en las Celdas 1-T 338 3.3.2.5. Modo de Operación de las Memorias Dram 338 4. Circuitos Adicionales de las Memorias 341 4.1. Dispositivos de Carga en la Líneas de Bit 341 4.2. Amplificadores de Detección Cmos 341 4.2.1. Amplificador de Detección Diferencial 342 4.2.2. Amplificador de Detección Tipo Cerrojo 344 4.2.3. Amplificador de Detección en Dram 345 4.2.4. Reductores de Tensión 346 4.2.5. Tensión de Referencia 347 4.3. Drivers/Buffers Cmos 347 5. Fiabilidad y Rendimiento 348 5.1. Rendimiento de Fabricación 349 5.2. Disipación de Potencia 350 12 Índice Anexo 7. Cálculos de Algunas Configuraciones 354 Bibliografía 4 358 Tema 5. Encapsulamiento de Cis 361 1. Encapsulado de Circuitos Integrados 361 1.1. Introducción 361 1.2. Consideraciones de Diseño 366 2. Flujo en el Proceso de Encapsulado 367 3. Tecnologías de Encapsulado 368 3.1. Wirebond 369 3.2. Tape Automated Bonding (Tab) 371 3.3. Flip-Chip 373 4. Tipos de Encapsulados 375 4.1. Encapsulados en 3D 375 4.2. System In Package (Sip) 375 4.3. Chip Scale Packaging 377 5. Consideraciones Térmicas 378 Anexo 8 381 A8.1. Encapsulado Through-Hole 381 A8.2. Encapsulado Surface Mount 383 Bibliografía 5 387 Bibliografía General